Descripción de la oferta
En BETWEEN te ofrecemos las oportunidades que necesitas para alcanzar tus objetivos profesionales. Si Quieres desarrollar tus capacidades en IT e Ingeniería, éste es tu próximo destino!
Damos soporte en una gran variedad de áreas como Firmware, Software, BI, Diseño, Project Management y muchas más. Además, desarrollamos soluciones tecnológicas a medida desde nuestros BETWEEN Labs. #LI-DNI
¿Te apasiona el desarrollo FPGA y buscas un proyecto donde la electrónica, la robótica y la innovación tecnológica se unan para crear sistemas únicos?
Buscamos un perfil con experiencia en desarrollo FPGA/RTL, participando en el ciclo completo de desarrollo mediante VHDL, Verilog o SystemVerilog, incluyendo simulación, síntesis, implementación (Place & Route), análisis temporal (Timing Closure), validación hardware e integración de sistemas.
¿Cuál será tu misión?
Participarás en el desarrollo end-to-end de soluciones FPGA/RTL para sistemas espaciales de alta complejidad, colaborando con equipos de hardware, software y mecánica. Trabajarás en todas las fases del ciclo de desarrollo: definición de arquitectura, diseño RTL, simulación, síntesis, place & route, timing closure, generación de bitstreams, validación hardware e integración de sistemas.
Tu día a día incluirá:
Definición de requisitos y especificaciones detalladas de FPGA.
Diseño y definición de arquitecturas FPGA.
Desarrollo y codificación siguiendo buenas prácticas y reglas de diseño.
Verificación funcional mediante simulaciones y testbenches.
Validación y pruebas sobre hardware real.
Análisis y revisión de cobertura de código.
Síntesis, implementación y generación de bitstreams.
Procesos de place & route.
Automatización de procesos mediante scripting.
Elaboración de documentación técnica.
Participación en revisiones técnicas con cliente y liderazgo técnico de soluciones FPGA.
Estas son algunas de las tecnologías y herramientas presentes en el día a día del equipo:
FPGA
RTL Design
VHDL / Verilog / SystemVerilog
AMD/Xilinx · Microchip · Intel FPGA
Vivado · Libero · Quartus
ModelSim / QuestaSim
Timing Closure
Place & Route
Hardware Validation
Embedded Linux
SoC
Python / TCL
Git
#J-18808-Ljbffr
